東京高等裁判所 平成８年（行ケ）１４２号 判決
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
同代表者代表取締役
北岡隆
同訴訟代理人弁理士
上田守
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 荒井寿光
同指定代理人
清田健一
同
及川泰嘉
同
内藤照雄
同
小池隆
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が平成５年審判第１９８４号事件について平成８年３月２２日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和５９年１０月１６日、名称を「半導体記憶装置のセンスアンプ」とする発明（以下、「本願発明」という。）につき、特許出願（昭和５９年特許願第２１７８３７号）をしたが、平成５年１月１２日拒絶査定を受けたので、同年２月１０日審判を請求した。この請求は、平成５年審判第１９８４号事件として審理され、平成６年４月２７日出願公告されたが、特許異議の申立てがあり、平成８年３月２２日、「本件審判の請求は、成り立たない。」との審決があり、その謄本は、同年６月１９日原告に送達された。
２ 本願発明の要旨
第１の入力ノード、第２の入力ノードおよび出力ノードを有するとともに上記出力ノードに一方の電極が直流的に接続され、他方の電極が接地電位ノードに接続されるトランジスタを有し、上記第１の入力ノードに印加される電位と上記第２の入力ノードに印加される電位との電位差を増幅し、出力ノードに出力する差動増幅手段と、
電源電位ノードと接地電位ノードとの間に接続されるとともに入力ノードが直接上記差動増幅手段の出力ノードに接続され、上記差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するためのインバータと、
このインバータの入力ノードと出力ノードとの間に接続され、これら入力および出力ノード並びに上記差動増幅手段の出力ノードの電位を上記電源電位ノードに印加される電位と接地電位ノードに印加される電位との間の電位にするための短絡用トランジスタとを備えたことを特徴とする半導体記憶装置のセンスアンプ。
３ 審決の理由の要点
(1) 本願発明の要旨は、前項記載のとおりである。
(2) これに対して、当審における特許異議申立人、シャープ株式会社が提出した特開昭５７－２０８６９０号公報（以下「引用例１」という。）、特開昭４９－１３１５４５号公報（以下「引用例２」という。）には、半導体記憶装置に関して次のような技術的事項が記載されている。
〈１〉 引用例１
(a) この発明は、ＭＩＳＦＥＴを用いたＳＲＡＭに関するものであり、第１図の回路図と関連する説明の記載を参照すると、「メモリセル１ａ～１ｄはそれぞれ対応する一対のビット（データ）繰Ｄ10、Ｄ11またはＤ20、Ｄ21に接続されており、各ビット線対はカラムスイッチ４および共通ビット線ＣＤ０、ＣＤ１を介して読み出し回路６に接続されている。読み出し回路６は後述のセンスアンプと、出力フローティング状態若しくは高出力インピーダンス状態を含む３状態（トライステート）の出力信号を形成するデータ出カバッファ回路で構成されている。データ出カバッファ回路は、制御信号ＣＳがハイレベルとされたとき、共通ビット線ＣＤ０、ＣＤ１に供給されたデータ信号に対応したレベルの信号を出力する。また、データ出力バッファ回路は、制御信号ＣＳがほぼ接地電位のようなロウレベルにされたとき、その出力端子をフローティング状態にさせる。アドレス入力端子ＡＸ１ないしＡＸ２に供給されたアドレス信号及びアドレス入力端子ＡＹ１ないしＡＹ２に供給されたアドレス信号によって選択された１つのメモリセルにおけるデータが読み出し回路６を介して読み出される。」ことが記載されている（３頁～４頁上欄要約）。
(b) 第２図は、読み出し回路６とその制御回路８の詳細回路図であり、この回路図に関して次のような趣旨が記載されている。
「読み出し回路６は、共通ビット線ＣＤ０、ＣＤ１からのデータ信号を増幅するセンスアンプＳＡと、この増幅出力信号を受けるデータ出力バッファＤＯＢとで構成される。センスアンプＳＡは、Ｎチャネル型差動ＭＩＳＦＥＴＱ30、Ｑ31と、その共通ソース側に一方の電極が、他方の電極が接地側に接続される定電流源としてのＮチャネル型ＭＩＳＦＥＴＱ32と、差動ＭＩＳＦＥＴＱ30、Ｑ31のドレインに設けられた負荷としてのＰチャネル型ＭＩＳＦＥＴＱ33、Ｑ34による電流ミラー回路とで構成されている。
差動ＭＩＳＦＥＴＱ30、Ｑ31のゲートには、共通ビット線ＣＤ０、ＣＤ１からのデータ信号が供給されている。また、定電流源としてのＭＩＳＦＥＴＱ32のゲートには、制御回路８からの制御信号Ｒが供給される。」（４頁下欄）。
〈２〉 引用例２
(a) この発明の「産業上の利用分野」として、「この発明は、フリップフロップおよび選択トランジスタを包含する５トランジスタ記憶素子に関し、かつデイジット線を経て評価回路と接続された５トランジスタ記憶素子における情報の書き込みおよび読み出しのための動作方法に関する。」と記載されている（１頁右欄）。
(b) 第１図のブロック図および関連した発明の詳細な説明の欄を参照すると、「フリップフロップを構成する４つのトランジスタと選択トランジスタからなる５トランジスタの記憶素子２は、デイジット線３とワード線８に接続され、デイジット線には評価回路１が接続されている。
評価回路１はインバータを構成するトランジスタ１１、１２と、評価回路の入力端１７と出力端１６間を短絡するトランジスタ１３からなり、短絡用トランジスタ１３のゲートはクロック線５に接続されており、トランジスタ１１、１２は給電電源１５と接地１４間に接続されている。
評価回路の出力端１６は、ゲート端子４１からゲートが制御されるアドレストランジスタ４を経て読み出し線６と接続される。
読み出しサイクルの開始前にトランジスタ１３がクロック線５を経て導通制御され、これにより反転段（インバータ）の入力端１７と出力端１６とが接続される。」ことが記載されている（３頁要約）。
(c) 第２図の特性図に関して、「まず読み出し過程において既述のようにデイジット線には、本例で給電電圧（ＵＢ）のほぼ半分に対応する所定の電圧が存在する。この電圧は図の点ＵＢ／２に対応する。」と記載されている（３頁右下欄）。
また、第３図の反転段（インバータ）の特性に関して、「反転段の増幅作用を利用することによりデイジット線上の小さい電圧変化が、反転段の出力端に全給電電圧に対応する全電圧上昇を惹起せしめる。第３図には、縦軸に反転段の出力端に現れる電圧Ｕａと、横軸に反転段の入力端に現れる電圧Ｕｅとをとって、入出力特性がＵＢで示されており、Ｕａ＝Ｕｅの関数はＵＢ／２の点でＵＢと交わること」が記載されている（３頁右下欄）。
(3) 本願発明（前者）と引用例１（後者）との一致点と相違点
〈１〉 前者の第２図に記載の従来技術に関して、
「ＣＭＯＳスタティックＲＡＭに使用されるセンスアンプを示す。」と記載されており（明細書２頁）、第１図の実施例はこのような従来技術を改良したものであって、前者の「産業上の利用分野」は「ＳＲＡＭのセンスアンプ」であるところ、後者においても第２図に記載されているのは「ＳＲＡＭのセンスアンプ」であるから、発明の「産業上の利用分野」は両者で共通している。
〈２〉 後者においては、「センスアンプＳＡの差動ＭＩＳＦＥＴＱ30、Ｑ31のゲートには、共通ビット線ＣＤ０、ＣＤ１からのデータ信号が供給され、出力信号はデータバッファ回路に供給される。また、差動ＭＩＳＦＥＴＱ30、Ｑ31の共通ソース側に一方の電極が、他方の電極が接地側の接続される定電流源としてのＮチャネル型ＭＩＳＦＥＴＱ32」を有するものであるから、このような構成は前者の「第１の入力ノード、第２の入力ノードおよび出力ノードを有するとともに上記出力ノードに一方の電極が直流的に接続され、他方の電極が接地電位ノードに接続されるトランジスタを有し、上記第１の入力ノードに印加される電位と上記第２の入力ノードに印加される電位との電位差を増幅し、出力ノードに出力する差動増幅手段」に相当する。
〈３〉 後者の差動増幅手段の出力側に接続されている「データ出力バッファ回路」は、前記したように「制御信号ＣＳがハイレベルとされたとき、共通ビット線ＣＤ０、ＣＤ１に供給されたデータ信号に対応したレベルの信号を出力する。」ものであるから、前者と同様の「入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段」が記載されている。
〈４〉 従って、両者は
「第１の入力ノード、第２のノードおよび出力ノードを有するとともに上記出力ノードに一方の電極が直流的に接続され、他方の電極が接地電位ノードに接続されるトランジスタを有し、第１の入力ノードに印加される電位と上記第２の入力ノードに印加される電位との電位差を増幅し、出力ノードに出力する差動増幅手段と、
入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段と、
を備えたことを特微とする半導体記憶装置のセンスアンプ。」
において一致し、前者においては次の構成を有しているのに対して、後者にはこのような構成が記載されていない点で相違している。
ａ．「入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段」は、「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」である点。
ｂ．「該インバータの入力ノードと出力ノードとの間に接続され、これら入力および出力ノード並びに差動増幅手段の出力ノードの電位を電源電位ノードに印加される電位と接地電位ノードに印加される電位との間の電位にするための短絡用トランジスタ」を備えた点。
(4) 相違点に対する判断
〈１〉 この種のＳＲＡＭにおいては、差動増幅手段の出力ノードに「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を接続し、インバータからメモリセルのデータを出力することは、例えば特開昭５９－１２４０８６号公報（本訴における乙第２号証）の第１図、第３図に記載されているように周知、慣用の技術であるから、後者において、「入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段」として、「データ出力バッファ回路」を用いる構成に代えて、「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を用いる構成を採用するようなことは単なる設計的事項にすぎず、相違点ａ．は格別なものではない。
〈２〉(a) 前者においては、従来技術に関して「メモリセルが選択されると、差動増幅回路の入力線Ｉ／Ｏ、Ｉ／Ｏ間に電位差が生じ、差動増幅回路がセンス動作を開始するが、差動増幅回路の出力の傾きがゆるやかなので、該出力が変化しはじめてからインバータのしきい値に達するまでの遅延が大きく、インバータ出力の変化も所定期間遅れるので、ＲＡＭの高速読み出し動作を妨げていた」ので、「この発明の目的は、差動増幅回路出力の変化開始から、インバータ出力が変化し始めるまでの遅延をなくして、ＲＡＭの高速読み出し動作可能とする半導体記憶装置のセンスアンプの提供にある。」との趣旨が記載されている（甲第２号証４欄１２行目ないし２５行目要約）。
また、前者において発明の効果として「差動増幅手段の出力ノードに直接インバータの入力ノードを接続し、このインバータの入力ノードと出力ノードとを短絡する短絡用トランジスタを設け、差動増幅手段に入力が印加される前に短絡用トランジスタによりインバータの入力ノードと出力ノードの電位および差動増幅手段の出力ノードの電位を電源電位と接地電位との聞の中間電位にしてこの短絡用トランジスタを非導通状態とすることにより、すぐに差動増幅手段は第１および第２の入力ノードにおける電位差に応じ、その出力ノードの電位を中間電位から上昇または低下させ、この出力ノードの電位は速やかにインバータの入力ノードに伝達され、インバータの入力ノードの電位は中間電位から少し変化しただけでこのインバータの出力ノードの電位が大きく変化する。」と記載されている（同６欄２２行目ないし３５行目）。
(b) しかしながら、前記したように引用例２には「記憶素子の出力ノードに直接インバータを接続し、インバータの入力ノードと出力ノードとを短絡する短絡用トランジスタを設け、記憶素子からの読み出し動作前に該短絡用トランジスタを動作させてインバータの入力ノードと出力ノードと記憶素子の出力ノードとの電位を電源電位と接地電位との中間電位としておき、その後短絡用トランジスタを非導通として、記憶素子からの読み出し動作の際には記憶素子の出力ノードの電位を中間電位から上昇または低下させ、インバータの入力ノードの電位は中間電位から少し変化しただけでインパータの出力ノードの電位を大きく変化させインバータ出力の高速化を図ること」が開示されており、「インバータの入力ノードと出力ノードとの間に短絡用トランジスタを設けてインバータの高速動作を図る」という前者の基本的な技術思想は引用例２に記載されている。
してみれば、後者においても差動増幅手段の出力ノードに「データ出力バッファ回路」を接続する構成に代えて、「インバータ」を接続する構成を採用する際に、該インバータとして引用例２に記載されているような「入力ノードと出力ノードとの間を短絡用トランジスタで接続したインバータ」を接続する構成とすることは、当業者が格別な発明力を要することなく適宜になしうる事項にすぎず、相違点ｂ．も格別なものではない。
〈３〉 そして、本願発明により得られる効果も当業者が予測可能な範囲に止まるものであり、格別なものとはいえない。
(5) 結論
以上のとおりであるから、本願発明は引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法２９条２項の規定によって特許を受けることができない。
４ 審決の取消事由
審決の理由の要点(1)は認める。
同(2)のうち、〈１〉は認め、〈２〉のうち、(b)の「評価回路１はインバータを構成するトランジスタ１１、１２と、評価回路の入力端１７と出力端１６間を短絡するトランジスタ１３からな」ることは争い、その余は認める。
同(3)は認める。
同(4)のうち、〈１〉は争う。〈２〉のうち、(a)は認め、(b)は争う。
〈３〉は争う。
同(5)は争う。
審決は、相違点についての判断を誤り、進歩性の判断を誤ったものであるから、違法なものとして取り消されるべきである。
(1) 取消事由１（相違点ａ．についての判断の誤り）
審決は、引用例１において、「「入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段」として、「データ出力バッファ回路」を用いる構成に代えて、「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を用いる構成を採用するようなことは単なる設計的事項にすぎ」ないと判断するが（審決１１頁１４行ないし１２頁２行）、誤りである。
〈１〉 審決は、「この種のＳＲＡＭにおいては、差動増幅手段の出力ノードに「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を接続し、インバータからメモリセルのデータを出力することは、例えば特開昭５９－１２４０８６号公報（乙第２号証）の第１図、第３図に記載されているように周知、慣用の技術である」と認定するが、乙第２号証は、本願の出願日である昭和５９年１０月１６日の約３箇月前の昭和５９年７月１８日に出願公開されたものであるから、本願出願日において、「インバータからメモリセルのデータを出力することは、・・・周知、慣用の技術である」とすることはできない。
〈２〉 また、乙第２号証の第１図又は第３図に記載されているものは、第１差動増幅器１５の出力信号を第２差動増幅器１６に印加し、その出力信号をインバータ１７に印加する構成になっており、本願発明のように、「入力ノードが直接上記差動増幅手段の出力ノードに接続され」る構成とはなっていない。審決もこの点を相違点として認定している（審決１０頁１６行ないし２０行）が、この点についての判断はされていない。
(2) 取消事由２（相違点ｂ．についての判断の誤り）
審決は、引用例１においても差動増幅手段の出力ノードにデータ出力バッファ回路を接続する構成に代えて、インバータを接続する構成を採用する際に、「該インバータとして引用例２に記載されているような「入力ノードと出力ノードとの間を短絡用トランジスタで接続したインバータ」を接続する構成とすることは、当業者が格別な発明力を要することなく適宜になしうる事項にすぎ」ないと判断するが（審決１４頁１５行ないし１５頁３行）、誤りである。
引用例２（甲第５号証）には「記憶素子の出力ノードに直接インバータを接続し、インバータの入力ノードと出力ノードを短絡する短絡用トランジスタを設け」たもの（審決１３頁１７行ないし２０行）が記載されていない。
すなわち、引用例２における評価回路１は、本願発明における「差動増幅手段」に対応するものであるが、引用例２の第１図とその説明に記載されているものは、５トランジスタ記憶素子２にディジット線３を接続し、そのディジット線３に評価回路１を接続したものであり、評価回路１は、その入出力間に分路トランジスタを含むものである。これに対し、本願発明においては、差動増幅手段は、その入出力間に分路トランジスタを含んではいない。したがって、引用例２に記載されたものは、本願発明と全く異なるものである。
第３ 原告の主張に対する認否及び反論
１ 認否
請求の原因１ないし３は認め、同４は争う。審決の認定、判断は正当であり、原告主張の誤りはない。
２ 反論
(1) 取消事由１について
乙第２号証（特開昭５９－１２４０８６号公報）にも乙第３号証（特開昭５９－１１９５８９号公報）にも、「差動増幅手段の出力ノードに「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を接続し、インバータからメモリセルのデータを出力すること」が記載されているとおり、この技術は周知、慣用の技術である。ただ、乙第２号証のものは、「第１差動増幅器１５の出力信号を第２差動増幅器１６に印加し、その出力信号をインバータ１７に印加する構成」であり、乙第３号証に記載のものは、「差動増幅器の出力信号を直接インバータ１１に印加する構成」であるが、どちらも周知、慣用の事項であり、差動増幅器１段にするか（乙第３号証）、２段にするか（乙第２号証）は単なる設計事項である。
したがって、審決の上記周知、慣用の技術の認定に誤りはない。
(2) 取消事由２について
審決が引用例２から引用した箇所は、「Ｆｉｇ．１において、記憶素子２の出力ノードであるディジット線３に、直接インバータである反転段（トランジスタ１１、１２を含む）を接続し、インバータの入力ノード１７と出力ノード１６とを分路トランジスタ１３で短絡する構成が記載されている点」であるから、この点の原告の主張は、当を得ていない。
第４ 証拠
証拠関係は、本件記録中の書証目録記載のとおりであって、書証の成立はいずれも当事者間に争いがない。
理由
１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）及び同３（審決の理由の要点）については、当事者間に争いがない。
そして、審決の理由の要点(2)（引用例の記載事項の認定）は、〈２〉(b)のうち「評価回路１はインバータを構成するトランジスタ１１、１２と、評価回路の入力端１７と出力端１６間を短絡するトランジスタ１３からな」ることを除き、当事者間に争いがなく、同(3)（一致点、相違点の認定）は当事者間に争いがない。
２ 甲第２号証によれば、本願明細書には、本願発明の課題、作用効果等として、次の記載があることが認められる（一部は当事者間に争いがない（審決１２頁４行ないし１３頁１６行）。）。
(1) 課題
この発明は、内部同期回路方式を用いた半導体記憶装置のセンスアンプに関する。
従来の、ＣＭＯＳスタティックＲＡＭに使用されるセンスアンプは、１段目のカレントミラー型差動増幅回路と２段目のインバータとで構成されていた。カレントミラー型差動増幅回路は２入力間に電位差が生じると、電位差を検知し増幅して出力する。この出力がインバータ２のしきい値電圧に達したとき、インバータ出力が変化してセンス動作が完了する。
この場合、１段目のカレントミラー型差動増幅回路出力の傾き（変化）がゆるやかなので、出力が変化し始めてから２段目のインバータのしきい値電圧に達するまでの遅延が大きく、またインバータ出力も遅れるのでＲＡＭの高速読み出し動作を妨げていた。（３欄２６行ないし４欄１９行要約）
(2) 実施例（第１図）
まず、「非読み出し期間であるＩ／Ｏ＝▲Ｉ／Ｏ▼の時のカレントミラー型作動増幅回路１の出力電圧と、インバータ２のしきい値電圧（入力と出力とを短絡したときの入出力電圧）とが同じになるように差動増幅回路１の回路定数を設定しておく。」（５欄１９行ないし２３行）
センス動作の開始に先立って、「第１の内部同期信号により、端子ＳＥ１、ＳＥ２を共にハイにあげる。すると１段目のカレントミラー型差動増幅回路１が活性化され、同時にトランジスタＱ10により２段目のインバータ２の入出力がショートされてノードＳＡ１はプリチャージもしくはディスチャージにより中間電位となる。」（５欄３１行ないし３７行）
次に、「第２の内部同期信号により端子ＳＥ１をロウにする。すると、カレントミラー型差動増幅回路１がセンスを開始し、そのノードＳＡ１電位が中間電位から変化し始める。そして、この作動増幅回路１の出力ノードとインバータ２の入力ノードとが直接接続されているため、上記差動増幅回路１の出力ノードの電位の変化が直接インバータ２の入力ノードの変化となり、このインバータ２はこのわずかな電位の変化を受けて大きくインバータ出力▲ＲＤ▼を変化させ、センス動作が完了する。」（５欄４７行ないし６欄６行）
(3) 作用効果
「この発明に係る半導体記憶装置のセンスアンプは、作動増幅手段の出力ノードに直接インバータの入力ノードを接続し、このインバータの入力ノードと出力ノードとを短絡する短絡用トランジスタを設け、差動増幅手段に入力電位が印加される前に短絡用トランジスタによりインバータの入力ノードと出力ノードの電位および差動増幅手段の出力ノードの電位を電源電位と接地電位との間の中間電位にしてこの短絡用トランジスタを非導通状態とすることにより、すぐに差動増幅手段は第１および第２の入力ノードにおける電位差に応じ、その出力ノードの電位を中間電位から上昇または低下させ、この出力ノードの電位は速やかにインバータの入力ノードに伝達され、インバータの入力ノードの電位は中間電位から少し変化しただけでこのインバータの出力ノードの電位が大きく変化する。その結果、差動増幅手段の高速化およびインバータの高速化が図れ、入力電位に対するインバータの出力の高速化が図れるという効果がある。」（６欄２１行ないし３８行）
３ 原告主張の取消事由の当否について検討する。
(1) 取消事由１について
〈１〉 乙第２号証によれば、特開昭５９－１２４０８６号公報（昭和５７年１２月２８日出願、昭和５９年７月１８日出願公開）には、「発明の技術的背景とその問題点」の欄及び第１図に、「従来、ＣＭＯＳ構成の半導体記憶装置におけるセンスアンプは、第１図に示すように構成されている」（１頁右下欄１５行ないし１７行）と記載され、ＭＯＳ形の第２差動増幅器１３の接続点ｃからの出力は、「トランジスタＱ12、Ｑ13から成りバッファ回路として働くＣＭＯＳインバータ回路１４に供給し、この回路１４から選択されたメモリセル１１ijの記憶情報に対応した出力信号ＯＵＴを得る」（２頁右上欄１０行ないし１４行）と記載されていることが認められる。また、乙第３号証によれば、特開昭５９－１１９５８９号公報（昭和５７年１２月２７日出願、昭和５９年７月１０日出願公開）には、「発明の技術的背景」の欄及び第１図に、ＣＭＯＳ構成の差動増幅器（トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４）の出力端Ｂをインバータ回路１１に接続して出力信号ＯＵＴを得る半導体集積回路が記載されていることが認められる。
以上のように、インバータ接続の点が乙第２号証及び乙第３号証に記載された発明の従来例として記載されているものであるから、「差動増幅手段の出力ノードに「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を接続し、インバータからメモリセルのデータを出力すること」は、乙第２号証及び乙第３号証の出願された昭和５７年１２月以前に周知、慣用の技術であったと認められ、審決のこの点の認定に誤りはないと認められる。
〈２〉 原告は、乙第２号証の第１図又は第３図に記載されたものは、第１差動増幅器１５の出力信号を第２差動増幅器１６に印加し、その出力信号をインバータ１７に印加する構成になっており、本願発明のように、「入力ノードが直接上記差動増幅手段の出力ノードに接続され」る構成とはなっていないところ、審決はこの点を相違点として認定しながら、この点についての判断はされていない旨主張する。
しかしながら、審決が相違点ａ．として認定した相違点は、引用例１のデータ出力バッファの入力ノードが直接差動増幅手段の出力ノードに接続されていることを前提とした上、引用例１のデータ出力バッファに代えて、「電源電圧ノードと接地電位との間に接続されるインバータ」を用いる点を相違点として認定しているにすぎず（審決１０頁１６行ないし２０行参照）、しかも、審決が、乙第２号証から引用しているのは、第２差動増幅器とインバータとの関係の点であり（審決１１頁８行ないし１２行参照）、差動増幅器１段にするか、２段にするかの点ではないから、この点の原告の主張は採用できない。
〈３〉 そうすると、引用例１において、「「入力ノードが直接差動増幅手段の出力ノードに接続され、差動増幅手段の出力ノードに現れた電位に応じた電位を出力ノードに出力するための手段」として、「データ出力バッファ回路」を用いる構成に代えて、「電源電圧ノードと接地電位ノードとの間に接続されるインバータ」を用いる構成を採用するようなことは単なる設計的事項にすぎ」ないとの審決の判断に誤りはなく、原告主張の取消事由１は理由がない。
(2) 取消事由２について
〈１〉 審決の理由の要点(4)〈２〉(a)（本願発明の目的、効果）は、当事者間に争いがない。
〈２〉 原告は、引用例２に記載された発明は、本願発明と全く異なるものである旨主張する。
しかしながら、審決は、引用例２の回路を、評価回路として機能している点を引用しているのではなく、回路素子（インバータと短絡用トランジスタ）とその接続関係を引用していると認められるところ（審決１３頁１７行ないし１４頁１４行参照）、前記の引用例２の記載事項（審決の理由の要点(2)〈２〉。甲第５号証によれば、「評価回路１はインバータを構成するトランジスタ１１、１２と、評価回路の入力端１７と出力端１６間を短絡するトランジスタ１３からな」る点も認定できる。）によれば、「記憶素子の出力ノードに直接インバータを接続し、インバータの入力ノードと出力ノードを短絡する短絡用トランジスタを設け、記憶素子からの読み出し動作前に該短絡用トランジスタを動作させてインバータの入力ノードと出力ノードと記憶素子の出力ノードとの電位を電源電位と接地電位との中間電位としておき、その後短絡用トランジスタを非導通として、記憶素子からの読み出し動作の際には記憶素子の出力ノードの電位を中間電位から上昇または低下させ、インバータの入力ノードの電位は中間電位から少し変化しただけでインバータの出力ノードの電位を大きく変化させインバータ出力の高速化を図ること」が開示されており、引用例２のインバータは短絡トランジスタを接続することによって信号伝達の高速化を達成し、本願発明の短絡トランジスタの回路動作の高速化と同様の作用効果を果たしていると認められる。
そうすると、引用例１においても差動増幅手段の出力ノードにデータ出力バッファ回路を接続する構成に代えて、インバータを接続する構成を採用する際に、「該インバータとして引用例２に記載されているような「入力ノードと出力ノードとの間を短絡用トランジスタで接続したインバータ」を接続する構成とすることは、当業者が格別な発明力を要することなく適宜になしうる事項にすぎ」ないとの審決の判断に誤りはなく、原告主張の取消事由２は理由がない。
(3) 他に審決の認定、判断に誤りがあるとの点は認められない。
４ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 伊藤博 裁判官 濵崎浩一 裁判官 市川正巳）